這將是未來的芯片？ - asiasworldcity.hk

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如果您希望可以時常見面，歡迎標星收藏哦~IEEEIEDM會議由IEEE電子器件學會主辦，是全球規模最大、最具影響力的論壇，旨在展示晶體管及相關微納電子器件領域的突破性進展。在第70屆IEEEIEDM會議上，他們以“塑造未來的半導體技術”分享了芯片的未來技術。我們摘錄如下，以饗讀者。先進的邏輯技術基於納米片的晶體管以及由納米片構建的3D互補場效應晶體管(CFET)是延續摩爾定律微縮的關鍵，因爲現有的FinFET架構正在達到其性能極限。納米片是一種環柵(GAA)晶體管架構，其中硅堆疊的溝道完全被柵極包圍。它們比FinFET具有更好的靜電控制、相對較高的驅動電流和可變的寬度。而CFET是高度集成的3D設計，其中n-FET和p-FET納米片相互堆疊。這些堆疊器件可以單片構建（在同一晶圓上），也可以順序構建（在單獨的晶圓上構建，然後進行轉移和集成）。堆疊器件本質上使晶體管密度翻倍，而無需增加器件尺寸，從而實現更強大的功能，並提高功率效率和性能。在IEDM2024上，多篇論文推動了以下領域的最前沿研究：一、臺積電全新業界領先的2納米CMOS邏輯平臺臺積電研究人員發佈了全球最先進的邏輯技術。這是該公司即將推出的2納米CMOS（即N2）平臺，旨在實現人工智能、移動和高性能計算(HPC)應用的節能計算。與目前量產的最先進的邏輯技術——臺積電自主研發的3納米CMOS（N3）平臺（於2022年底推出）相比，該平臺在芯片密度增加1.15倍以上的情況下，速度提升15%（功耗降低30%）。全新N2平臺採用GAA納米片晶體管；中/後端線路互連，以及迄今爲止密度最高的SRAM宏（約38Mb/mm2）；以及一箇整體的、系統技術協同優化(STCO)架構，可提供出色的設計靈活性。該架構包括可擴展的銅基重分佈層和平坦鈍化層（用於實現更佳性能、強大的CPI和無縫3D集成）；以及硅通孔(TSV)（用於通過F2F/F2B堆疊傳輸電源/信號）。研究人員表示，N2平臺目前處於風險生產階段，計劃於2025年下半年實現量產。N2P（較之N2速度提升5%）的目標是2025年完成認證，並於2026年實現量產。圖1a圖1a顯示，全新N2高密度單元在Vdd範圍內比N3EFinFlex2-1鰭片單元速度功耗比提升14~15%；在較高電壓下功耗降低35%；在較低電壓下功耗降低24%。圖1b爲橫截面圖，顯示N2平臺的銅重分佈層(RDL)和鈍化層可與3D技術無縫集成。圖1b二、英特爾的超大規模晶體管英特爾研究人員證明，硅可以持續支持未來技術節點所需的超大規模柵極長度微縮。他們描述瞭如何構建柵極長度爲6納米、接觸式多晶硅間距（CPP，相鄰晶體管柵極之間的間距）爲45納米的RibbonFETCMOS晶體管（英特爾版本的納米片），且電子遷移率（電子在材料中的移動速度）不會降低。研究人員證明，電子遷移率在硅厚度（Tsi）低於3納米之前不會下降，低於該厚度時，由於表面粗糙度引起的電子散射就會成爲問題。他們將描述如何通過巧妙的功函數工程，在低於4納米的Tsi下實現極低的閾值電壓。這項研究表明，3nm是RibbonFET的實際縮放極限。圖2a展示了漏極誘導勢壘降低(DIBL)與硅厚度(Tsi)的關係。如圖所示，在LG=18nm處，隨着Tsi從10nm縮小到1.5nm，DIBL降低；然而，DIBL降低在Tsi<4nm時達到飽和，低於該溫度時增益非常小。而在相同的Tsi下，PMOSDIBL相對於NMOSDIBL有所升高。圖中還展示了INR晶體管的TEM顯微照片，其Tsi值低至1.5nm。圖2a圖2b爲(a)INR載體上已完成的6nmRibbonFET器件的TEM顯微照片和EDX掃描圖，顯示子鰭片斷開；(b-d)爲1NR載體上納米柵極長度下Tsi分別爲5.5nm、3.1nm和1.7nm的高分辨率橫截面TEM照片。圖2b三、臺積電48納米柵極間距全功能單片CFET反相器在2023年的IEDM大會上，臺積電研究人員展示了一種實用的單片CFET架構方法，用於邏輯技術微縮。2024年，在此基礎上，他們描述瞭如何構建業界領先的48納米柵極間距的首個全功能先進CFET反相器。該反相器（邏輯電路的構建模塊）由堆疊的n-FET-on-p-FET納米片晶體管構成，現在採用背面接觸和互連技術，以提升性能和設計靈活性。他們構建的器件表現出高達1.2V的均衡電壓傳輸特性，並且n型和p型器件均具有74-76mV/V的良好亞閾值斜率。研究人員表示，此次成功演示的全功能CFET反相器標誌着CFET技術進步的重要里程碑，爲未來邏輯技術的微縮以及功耗、性能、面積和成本（PPAC）屬性的提升鋪平了道路。圖3a顯示，該反相器的共漏極由垂直漏極局部互連實現。PMOS電源通過背面金屬化漏極(BMD：backsidemetallizeddrain)和背面通孔(BVD：backsidevia)傳輸，而背面柵極通孔(BVG：backsidegatevia)則爲信號連接提供了更大的靈活性（右圖）。這些特性對於充分發揮CFET架構的功耗、性能和麪積(PPA)優勢至關重要。圖3a圖3b中的中間圖像是單片CFET互連架構的TEM橫截面圖。頂部圖像詳細展示了單片CFET觸點和局部互連，其中顯示了垂直金屬化漏極局部互連(vMDLI：verticalmetallizeddrainlocalinterconnect)；正面工藝的MD和VD，以及背面工藝的BMD和BVD。底部圖像重點介紹了BVG的實現。圖3b圖3c是單片CFET反相器在VDD=1.2V時測得的電壓傳輸特性圖。圖3C其他論文描述了超越硅基CMOS技術的邏輯器件的更具探索性的研究：四、定向碳納米管陣列創下性能紀錄納米片的微縮目前是通過減薄硅溝道來實現的，但人們仍在努力尋找使用已經超薄的材料替代硅的實用方法。高密度定向碳納米管(A-CNT：high-densityalignedcarbonnanotubes)、二維材料和非晶氧化物半導體(AOS：amorphousoxidesemiconductors)等超薄溝道材料的最新進展，爲繼續延伸摩爾定律提供了潛力。A-CNT陣列憑藉其薄體、高遷移率、注入速度以及與本徵CMOS的兼容性，展現出顯著的性能優勢和集成潛力。然而，實現高質量的柵極界面以優化其性能一直是一項挑戰。北京大學領導的研究團隊採用高密度A-CNT陣列，構建了100納米柵長MOSFET，其飽和通態電流（Ion）爲2.45mA/μm，峯值跨導（gm）爲3.7mS/μm，gm/Ion比值大於1.5。這創下了超薄溝道晶體管的新紀錄，甚至超過了硅平面場效應晶體管（FET）的最大跨導。該團隊還構建了50納米柵長A-CNTMOSFET，其非本徵截止頻率達到302GHz，遠遠超過了硅MOSFET。這一性能的關鍵在於改進的柵堆疊質量，從而顯著降低了界面態密度。研究人員表示，通過進一步優化柵極堆疊，採用具有完全鈍化界面的高k電介質，並使用經過設計的漏極結構，可以獲得額外的性能提升。圖4a顯示了各類新興場效應晶體管(FET)的性能基準；圖4a4b顯示了A-CNT器件的工藝流程；圖4b4c顯示了LG=100nm的A-CNTFET的典型器件結構；圖4c4d是本研究中使用的高密度A-CNT陣列的電子顯微鏡圖像，該陣列的密度約爲400個CNT/μm，呈單層結構。圖4d利用釕(Ru)源漏(S/D)接觸，他們在柵極長度約爲30nm的WSe2PMOS器件中實現了創紀錄的亞閾值斜率(156mV/dec)和漏極電流(Idmax=132μA/μm)。研究人員表示，這些結果不僅凸顯了二維TMD在下一代電子產品中的應用潛力，也凸顯了持續研究以應對剩餘科學和技術挑戰的迫切需要。圖5中的圖像是記錄的GAANMOS器件柵極的TEM表徵圖，顯示了一箇健康、共形的GAA架構，具有43nm寬的單層MoS2溝道和共形的HfO2，厚度約爲4.0nm。圖5存儲器一、新型4F2DRAMDRAM是電子系統中的主力存儲器，但對傳統硅6F2DRAM存儲單元的極小特徵進行圖案化以及抑制來自鄰近單元的“rowhammer”電幹擾是重大挑戰。爲了克服這些問題，業界一直在積極開發採用不同材料製成的更高密度的4F2DRAM設計。由Kioxia領導的團隊描述了一種新型4F2DRAM，它包含GAAIGZO（銦鎵鋅氧化物）垂直溝道晶體管和一種新的集成方案，其中熱敏晶體管被放置在高縱橫比電容器的頂部而不是底部，以減少來自下方BEOL工藝的熱影響。由於有源區不與相鄰單元共享，垂直架構還能完全抑制rowhammer幹擾。InGaZnOVCT實現了超過15μA/單元的導通電流和1aA/單元的關斷電流。研究人員通過成功構建275Mbit陣列來演示該技術，展現了其在未來高密度、低功耗DRAM技術中的潛力。圖6a是氧化物半導體溝道晶體管DRAM的示意圖。InGaZnOVCT集成在電容器陣列上，這與硅基4F2DRAM器件的架構方案不同。圖6a6b是InGaZnOVCT測試結構的橫截面TEM圖像，右側描述了DRAM應用所需的關鍵技術。柵極氧化物和InGaZnO是在直徑26納米的垂直孔中形成的。圖6b6c是橫截面TEM，顯示了高縱橫比電容器上的InGaZnOVCT。圖6c二、提升IGZOTFT未來DRAM的可靠性自2004年以來，基於IGZO的薄膜晶體管（TFT）因其低漏電流而越來越受到DRAM器件和非揮發性DRAM替代品的青睞。然而，IGZOTFT的電氣特性（例如閾值電壓）會隨着器件的使用壽命而發生變化，尤其是在高溫下。充分瞭解這些變化對於構建具有可接受可靠性水平的未來存儲器技術至關重要。IMEC的研究人員報告了他們對IGZOTFT閾值電壓不穩定性進行的廣泛研究的結果。這些研究表明，這種不穩定性在很大程度上取決於器件架構、溝道沉積、IGZO化學計量和相位以及器件工作時使用的波形等因素。研究人員確定了兩種緩解閾值電壓變化的潛在解決方案：使用貧銦薄膜（In~5%）以及將工作波形的佔空比限制在25%以下。他們表示，這些方法是未來DRAM技術發展的關鍵推動因素。圖7a圖7中的圖像是示意圖，顯示了他們研究的(a)底柵和(b)頂柵器件的一般結構。圖7b三、邁向基於HZO的存儲器隨着電子系統日益複雜，業界正在尋找一種具有快速訪問時間、高耐久性和良好數據保留性能的非易失性存儲器。由鐵電(FE)材料製成的柵極堆疊是一箇活躍的研究領域。（FE材料的極化可以通過施加電場來逆轉；極化狀態代表“0”和“1”值，而“0”和“1”是數字數據的基礎。）特別是鋯酸鉿(HZO)，由於其與CMOS工藝的兼容性和易於微縮，正在受到深入研究。然而，均勻性和可靠性問題，例如耐久循環過程中的疲勞，仍然是其應用的障礙。來自中國臺灣NationalTaiwanUniversity的研究人員將介紹解決這些問題方面取得的進展。他們構建了具有β-W電極的金屬-鐵電-金屬(MFM：metal-ferroelectric-metal)電容器，該電容器與HZO表現出較低的晶格失配度(2.9%)，並在創紀錄的高擊穿電場下展現出無疲勞耐久性。他們的工作爲基於HZO的更高性能器件開闢了道路。圖8是底部β-W/HZO/頂部β-WMFM電容器的TEM圖像（左）和HAADF圖像（右）。TEM圖像顯示了金屬-鐵電-金屬結構，HAADF圖像顯示了鐵電HZO層中的超晶格結構。圖8內存計算一、高密度、快速且節能的3D內存計算芯片隨着AI模型規模和複雜性的不斷增長，傳統架構中需要在計算單元和內存單元之間移動數據，這極大地影響了性能和能效。這種根本性的“內存壁壘”可以通過內存計算(CIM)方法緩解，該方法在內存內部或靠近內存的位置處理數據。但要開發高能效的CIM芯片，內存和邏輯的3D集成至關重要。清華大學的研究人員介紹了他們構建的首款基於金屬氧化物CFET的3D集成芯片，該芯片可用於存儲器浸入式（memory-immersed）邏輯應用。該3D單片集成芯片包含：1）一層前端Si-CMOS邏輯電路；2）一層電阻式隨機存取存儲器（RRAM）；以及3）一層基於氧化物半導體的CFET層，其中包含一箇IGZOn-MOS晶體管和一箇TeOxp-MOS晶體管。這三層結構針對存儲器中的矩陣矢量乘法以及存儲器浸入式邏輯的數據移動進行了嚴格的優化，與二維CIM電路相比，面積、延遲和能耗分別顯著降低了55.1%、24.8%和44.9%。圖9(a)顯示了製造工藝流程；9(b)顯示了芯片架構，由三個功能層組成：SiCMOS邏輯層、基於RRAM的模擬CIM層和基於OS-CFET的存儲器浸沒邏輯層(CMIL)，後者集成了超低泄漏IGZO-NFET、基於CFET的反相器和邏輯門；9(c)是該芯片的橫截面TEM圖像。圖9二、具有超高內存計算效率的3DFeNAND包含高達數萬億個參數的AI模型需要大量內存資源來處理海量數據。節能的模擬內存計算(CIM)設備（例如3D垂直NAND架構）正在成爲潛在的解決方案，因爲它們能夠提供：與2D陣列相比，3DFeNAND陣列將模擬CIM密度提高了4,000倍，並展示了穩定的乘法累加(MAC)運算，準確率高達87.8%，計算效率比2D陣列高出1,000倍。這項工作提供了一種有效的方法，可以在邊緣計算應用的模擬CIM芯片中實現超大規模AI模型的處理，其中速度和低功耗運行是關鍵要求，而不是極高的精度。圖10圖10對比了模擬CIM應用中的2D和3D陣列。圖11是3DFeNAND的TEM分析圖，其中顯示：(a)器件俯視圖；(b)低倍放大的橫截面圖；(c)高倍放大的橫截面圖；以及(d)3DFeNAND陣列中FeFET單元的示意圖。圖11高頻和功率器件的進步一、工程化襯底助力提升射頻和功率性能先進的工程化襯底能夠降低信號損耗，實現更佳的信號線性度，並支持採用背面襯底工藝的先進集成方案，從而提升射頻和功率電子應用的性能。英特爾研究人員報告了業界首款高性能縮放增強型GaNMOSHEMT晶體管，該晶體管是在300毫米GaN-on-TRSOI（“trap-rich”SOI）襯底上製造的。（MOSHEMT器件兼具硅MOSFET和III-V族半導體的優點。）爲了展示該技術的多功能性，他們在300毫米GaN-on-TRSOI晶圓上構建了各種GaNMOSHEMT器件，包括帶/不帶柵極/源場板的器件，以及集成多箇堆疊柵極的器件。一箇30納米柵極源場板GaNMOSHEMT射頻晶體管，其柵-漏極間距爲400納米，源場板長度爲100納米，可驅動超過1mA/μm的大電流，並可處理高達12V的漏極電壓擺幅。GaNMOSHEMT技術的射頻小信號性能非常出色，表現出較高的截止頻率（fT=190GHz和fMAX=532GHz），使6G無線通信更接近現實。圖12是在300毫米GaN-on-TRSOI晶圓上製造的源場板增強型高k柵介質GaNMOSHEMT晶體管架構示意圖。場板（field-plate）的亞微米(LSFP=100nm)特徵尺寸使其產生的寄生電容可忽略不計。其緊密貼合（約50nm）且靠近二維電子氣(2DEG)的位置使其能夠實現有效的漏場控制。（2DEC是指將電子限制在異質結界面附近薄區域的系統。）如今，這種精度只有在300毫米晶圓廠才能實現。圖12二、首款超寬帶隙功率器件可在250℃下工作中壓(1-35kV)電力電子器件在電網/可再生能源應用中無處不在，但更高電壓的器件可以顯著減少器件數量、簡化電路、縮小系統尺寸並提高系統可靠性。目前，商用高壓器件主要以硅基IGBT和SiC基MOSFET爲主，但由超寬帶隙(UWBG)材料製成的器件目前正在被廣泛研究，用於高壓和惡劣環境應用，因爲它們價格低廉、易於製造大尺寸晶圓，並且具有寬帶隙和高臨界電場。Ga2O3就是一箇例子。弗吉尼亞理工大學領導的研究團隊將介紹他們如何構建橫向Ga2O3結柵場效應晶體管（JFET），該晶體管採用高p摻雜NiO實現增強模式工作，並採用混合漏極結構進行電場管理，其擊穿電壓超過10kV，且針對厚溝道和薄溝道設計，其導通電阻分別爲92Ω和703mΩ·cm2。這些器件不僅展現了所有大於3kV的超寬帶隙晶體管中最佳的品質因數（FOM），而且還展現了除Si和SiC器件外所有高壓晶體管的首次250℃工作和3kV可靠性數據。這項工作將指導未來高壓高溫應用器件的開發。圖13是Ga2O3JFET的3D示意圖。SU-8鈍化層被部分移除，以顯示內部結構。底部爲橫截面圖，用於說明關鍵幾何參數和電荷平衡(CB)條件。圖13圖14是Ga2O3JFET與其他BV>2kV的先進UWBG功率晶體管的性能基準圖（RON、SP與BV的關係）。圖14傳感與成像領域的進展一、僅需一箇傳感器即可測量壓力、氣體和溫度由首爾國立大學研究人員領導的團隊介紹了他們開發的一款智能多模設備，該設備將氣體、氣壓和溫度傳感與基於內存計算的節能處理功能集成在一箇緊湊的單一基板上。通過利用內存計算電容二值化神經網絡，該傳感器即使在各種條件下也能持續提供高精度氣體檢測，準確率高達97.8%。它還能提供高線性度和高靈敏度的氣壓讀數，並在實際環境中提供強大的氣體識別能力，在精準環境監測和安全應用方面具有巨大潛力。圖15是氣壓傳感系統的SEM圖像圖15二、融合彩色成像和測距信息近年來，測距（即距離）圖像傳感器的應用與傳統彩色(RGB)圖像傳感器一同擴展。例如，許多智能手機都配備了這兩種傳感器。它們支持3D成像和散景效果控制（營造賞心悅目、富有美感、特意模糊的背景）。預計此類應用將進一步發展。目前，RGB圖像和測距信息通常使用單獨的傳感器採集。這會導致遮擋等問題，即由於視差（即兩個傳感器並非在平行視線上觀測物體）導致部分圖像被遮擋。兩個傳感器還會佔用較大的空間，這對移動設備來說是一箇劣勢。索尼研究人員描述了一種在單個芯片上同時獲取RGB圖像和測距信息的方法，並且兩者之間互不幹擾。他們將RGB像素（由吸收可見光的全色有機光電導薄膜製成）堆疊到近紅外（NIR）間接飛行時間（iToF）硅像素上。RGB像素採用1.0μm拜耳像素（彩色濾光片），測距像素採用4.0μm像素。有機光電導薄膜的設計旨在抑制NIR波長與RGB像素的混合，而透明線和RGB濾光片則抑制了iToF像素的混色，從而確保了高量子效率。該傳感器在可見光和NIR光條件下均能同時、無視差地獲取高分辨率RGB和測距信息，並具有良好的色彩還原。圖16圖16是建議的RGB像素堆疊在iToF像素上的示意圖。圖17中的兩幅圖像由彩色圖像傳感器使用RGB像素堆疊在iToF像素上捕獲。左側是RGB圖像，右側是深度圖像。圖17三、推動超聲波傳感與成像技術發展得益於半導體製造技術的進步，電容式微機械超聲波換能器(CMUT：capacitivemicromachinedultrasonictransducers)（既能發射超聲波，又能接收超聲波）已在市場上出現。然而，挑戰依然存在，包括：1）需要更好地將MEMS結構與CMOS器件集成；2）發射器(TX，需要較大的換能器間隙以提高發射效率)和接收器(RX，需要較小的間隙以提高接收靈敏度)之間的權衡。由臺灣清華大學領導的研究人員將介紹他們構建的創新型CMOS-MEMSCMUT陣列。該陣列在標準CMOS平臺上具有雙換能間隙（180nm和400nm）。該設計優先考慮在低直流偏置電壓下實現卓越的收發效率。實驗結果表明，在水聲實驗中，該設計具有較高的機電耦合強度，以及16.7kPa/V/mm2的卓越超聲發射效率和57mV/kPa的接收靈敏度。這些發現以及其他研究結果共同凸顯了雙間隙CMOS上CMUT技術在超聲應用方面的潛力。圖18圖18爲擬議的CMUT芯片及其所含材料的橫截面示意圖。圖19中的圖像爲雙間隙CMUT器件的攝影圖像、顯微鏡圖像和聚焦離子束(FIB)切割圖像。圖19值得關注的多元化主題論文一、加速半導體研發生產力人們對僅選擇器存儲器(SOM：selector-only-memory)技術的興趣日益濃厚，因爲它有望將類似DRAM的讀/寫速度與非易失性操作相結合。SOM建立在交叉點存儲器（crosspointmemory）架構的基礎上，其中存儲單元不是由晶體管和電容器構成，而是由相互交叉的堆疊電極陣列構成。數字“1”和“0”位是通過改變電極之間非晶態硫族化物電介質材料的電阻來產生的。選擇器是用於選擇所需存儲單元的組件。近年來，人們意識到，基於硫族化物的選擇器（即雙向閾值開關器件，OTS）不僅可以用作選擇器，本身還可以用作存儲單元。迄今爲止，用於SOM應用的非晶態硫族化物材料僅限於Ge、As和Se硫族化物。但還有其他硫族化物，因此大約有4000種硫族化物組合，有望實現更密集、更快、更可靠和更節能的器件。通過構建實驗器件來尋找最佳候選材料需要大量的時間和成本。因此，三星研究人員進行了廣泛的“從頭開始”（abinitio）計算機建模，以瞭解各種材料組合的潛力。通過研究閾值電壓漂移和存儲窗口漂移（器件“開”和“關”狀態之間的電壓差），同時優化選擇器和存儲器特性，他們確定了關鍵的篩選參數。他們的建模考慮了鍵合特性、熱穩定性、電性能和器件可靠性。這種系統性方法使他們能夠從所研究的3,888種可能性中，確定出18種有希望用於物理實驗的候選材料。預計該方法將在未來用於尋找其他器件應用的候選材料。圖20展示了用於識別適用於SOM應用的非晶硫屬化物材料的四階段篩選過程。研究了鍵合特性、熱穩定性、電性能和器件可靠性。圖20二、使用人工智能驅動的模擬來理解從原子到電路的熱量熱量是電子設備和電路的敵人，因爲它會降低可靠性和性能。晶體管的不斷縮小和二維/三維集成帶來了更高的功率密度和工作溫度，而日益複雜的電路佈局和納米級特徵使得溫度難以測量、管理和預測。我們需要新的建模方法來準確、高效地模擬從單個納米級晶體管到系統級的溫度。DeepSim,Inc.領導的團隊介紹了他們如何利用人工智能建模和GPU計算能力克服現有模擬方法的侷限性，從而開發出首個人工智能加速的多尺度原子到電路熱模擬流程。他們表示，這將使IC設計人員能夠準確地模擬其設計中的溫度，並有可能克服2D/3DIC中新出現的熱挑戰。首先，他們描述了一種純粹基於從頭算原子材料建模的“原子到晶體管”方法，以及如何利用該方法預測英特爾16位FinFET的溫度分佈。然後，他們討論了另一種“晶體管到電路”方法，該方法能夠在不到10分鐘的時間內，從FinFET熱模型構建到對活動RISC-V內核進行全面詳細的納米級分辨率溫度預測。這是現有的非人工智能工具無法比擬的結果。圖21中的一系列圖像展示了使用DeepSim的Mariana求解器對約1×1cm2芯片上RISC-V內核進行穩態溫度模擬的結果。RISC-V內核外部的芯片採用粗節點和功率密度。對於550×600μm的RSIC-V內核，完整的標準單元細節被模擬至單個晶體管，如放大圖所示。在高細節級別下，該模擬可在配備RTX4090GPU的單臺臺式計算機上，在不到10分鐘的時間內同時計算從芯片到單個晶體管和互連的溫度。需要注意的是，爲了獲得精確的納米級溫度，需要使用晶體管的納米級功耗曲線和熱特性。這代表了人工智能加速的原子到電路熱模擬流程的最終輸出。圖21半導體精品公衆號推薦專注半導體領域更多原創內容關注全球半導體產業動向與趨勢*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅爲了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯繫半導體行業觀察。今天是《半導體行業觀察》爲您分享的第4101期內容，歡迎關注。『半導體第一垂直媒體』實時專業原創深度公衆號ID：icbank喜歡我們的內容就點“在看”分享給小夥伴哦

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